接口IP
CXL 2.0控制器
Rambus计算表达链接(CXL) 2.0控制器(原名XpressLINK)利用silicon-proven作为PCIe CXL 5.0控制器架构。输入输出路径和CXL补充道。缓存和CXL。mem路径具体CXL标准。控制器使本机Tx / Rx CXL的用户界面。io交通as well as an Intel CXL-cache/mem Protocol Interface (CPI) for CXL.mem and CXL.cache traffic. There is also an CXL 2.0 Controller with AXI version (formerly XpressLINK-SOC) for ASIC and FPGA implementations with support for the AMBA AXI protocol specification for CXL.io and either CPI or AXI for CXL.mem, and CPI for CXL.cache or the AMBA CXS-B protocol specification. With the RambusCXL 2.0并行转换器PHY,它包含一个完整的CXL互连子系统。
联系
CXL 2.02.0 CXL控制器是如何运作的吗
控制器支持CXL 2.0规范和与CXL 1.1向后兼容的。它符合英特尔PHY接口的PCI Express(管)规范版本5. x。提供的图形用户界面(GUI)向导允许设计师定制IP的确切需求,通过启用,禁用,和调整大量的参数,包括CXL设备类型、管道接口配置、缓冲区大小和延迟,低功率支持,SR-IOV参数,等最佳吞吐量,延迟、大小和权力。控制器已经广泛验证使用商业和内部开发的贵宾和测试套件,并集成了Rambus CXL /作为PCIe 5.0 PHY完整CXL接口子系统。另外,它也可以搭配了一个第三方CXL phy数量。
观看视频演示我们的控制器IP CXL 2.0和CXL。mem协议用于访问Host-managed设备内存。
CXL 2.0控制器已被广泛证实使用商业和内部开发的贵宾和测试套件。
CXL内存互连倡议:让数据中心体系结构的一个新时代
响应数据的指数增长,该行业的阈值是一个开创性的体系结构转变,将从根本上改变性能、效率和全球数据中心的成本。服务器架构,这几十年来一直保持平稳,是一个革命性的一步来解决日益增长的需求数据和贪婪的先进的工作负载的性能需求。
解决方案产品
CXL 2.0控制器
CXL协议层
- 包括完整CXL 2.0 2.0 Rambus CXL PHY互联子系统
- 支持CXL 2.0规范;向后兼容CXL 1.1
- 实现了CXL。io, CXL。mem和CXL。缓存协议
- 支持所有3 CXL设备类型的定义
- 支持主机、设备、交换机端口和双模式/硅实现共享
- 规范版本1.0支持PCI Express 5.0基地
- 支持管5。x规范与8、16、32、64和128位可配置管界面宽度
- 支持CXL设备配置
- 支持操作x16、×8 x4, x1, x2
- 符合一种总线标准团体单牙根I / O虚拟化(SR-IOV)规范
- 最多支持64个物理功能(PF)、512年虚函数(VF)
- 支持PCI Express先进的错误报告(AER)
- 支持可选的ecn
- 支持端口分岔
- 支持可延期的写
- 支持美国能源部,CMA在能源部
用户界面层
- PLDA原生256/512-bit CXL传输/接收低延迟接口。io交通
- Intel-defined CXL缓存/ mem协议接口CXL (CPI)。mem和CXL。缓存的流量
- 游览器事务/应用程序层时钟频率(CXL.io)
- 专用边带界面可靠性、可用性和可服务性(RAS)特性
完整性和数据加密(IDE)
- 支持CXL.mem / CXL AES-GCM安全。缓存的速度实线和零延迟
- 作为PCIe / CXL AES-GCM安全IP支持。io接近全线速较低的延迟
- 实现了CXL CXL.cache / mem 2.0 IDE规范
- 实现了PCI Express IDE CXL.io ECN
- 可配置IDE引擎
- 支持x1 x16车道
- 支持所有设备类型
- 256位或512位数据总线作为PCIe IDE
- 512位数据总线CXL。缓存/ mem IDE
- 支持遏制和滑模式
- 支持MAC早期终止
- 支持multi-stream
- 利用高性能AES-GCM进行加密、解密、身份验证
- 作为PCIe IDE TLP聚合为1、2、4、8张力腿平台
- 作为PCIe IDE自动IDE前缀插入和检测
- 作为PCIe IDE自动IDE /失败消息同步生成
- PCRC计算与验证
- 有效的关键控制/刷新
- 旁路模式
独特的特性和功能
- 内部数据路径大小自动上下尺度根据马克斯(256年,512位)。链接速度和宽度减少门数和最佳的吞吐量
- 动态地调整应用程序层频率降到8 mhz增加储蓄
- 可选的MSI / MSI-X寄存器重新映射到内存减少门数SR-IOV时实施
- 可配置的流水线让英特尔和Xilinx FPGA上全速运行,全力支持生产FPGA设计(支持)
- 超低延迟发送和接收缓冲区
- 高度优化的CPI CXL界面的使用。缓存和CXL。mem最大化吞吐量和延迟最小化
- 聪明的缓冲区管理接收方(Rx流)允许实现定制的信用管理方案的应用程序逻辑
- 合并后的重放和发送缓冲区支持较低的内存占用
- 可选的事务层绕过允许客户特定事务层和应用程序层
- 可选QuickBoot模式允许长达4 x快联系培训,系统级仿真时间减少20%
CXL 2.0控制器与阿喜
CXL协议层
- 包括完整CXL 2.0 2.0 Rambus CXL PHY互联子系统
- 支持CXL 2.0规范;向后兼容CXL 1.1规范
- 实现了CXL。io, CXL。mem和CXL。缓存协议
- 支持所有3 CXL设备类型的定义
- 规范版本1.0支持PCI Express 5.0基地
- 支持管5。x规范与8、16、32、64和128位可配置管界面宽度
- 支持CXL设备配置
- 支持操作x16、×8 x4, x1, x2
- 支持主机、设备和双模式/硅实现共享
- 支持低延迟CXL。mem轻快的编码器/解码器
- 支持病毒误差控制
- 支持可延期的写
- 支持标准的英特尔CPI接口或为CXL.mem安巴阿喜
- 支持标准的英特尔为CXL.cache CPI接口
- 支持安巴®CXS。B接口
- 支持同步头绕过和漂移缓冲模式支持
- 支持所有低功耗状态
- 支持CXL RAS特性(包括病毒和数据中毒)
- 支持热插拔
- 支持不同协议谈判
- 支持RCiEP
- 支持美国能源部,CMA在能源部
安巴CXL.io AXI层
- 符合安巴®AXI™协议规范(AXI3 AXI4和AXI4-Lite)和安巴®4 AXI4-Stream协议规范
- 可选AXI4-Lite奴隶为桥接配置界面
- 可选AXI4-Lite外部寄存器配置主界面
- 可选AXI4主接口描述符来访问SG-DMA AXI域描述符
- 4 AXI4主界面,每个支持多达128个优秀的读请求
- 4 AXI4奴隶接口,每个支持多达256个优秀的读请求
- 4 AXI4流的输入和输出接口,每个处理8 TID / td同时组合
- 64位、128位、256位或512位的数据支持AXI4主人,奴隶,和流接口
- Bypassable疾控中心对AXI4主人,奴隶,和流接口
- 可以配置为AXI3 AXI4主人和奴隶接口的接口
- 可选内置遗留DMA引擎
- 8 DMA通道,散集,描述符预取
- 完成重新排序,中断描述符的报告
- 可选地址转换表直接作为PCIe AXI和阿喜作为PCIe沟通
完整性和数据加密(IDE)
- 支持CXL.mem / CXL AES-GCM安全。缓存的速度实线和零延迟
- 作为PCIe / CXL AES-GCM安全IP支持。io接近全线速较低的延迟
- 实现了CXL CXL.cache / mem 2.0 IDE规范
- 实现了PCI Express IDE CXL.io ECN
- 可配置IDE引擎
- 支持x1 x16车道
- 支持所有设备类型
- 256位或512位数据总线作为PCIe IDE
- 512位数据总线CXL。缓存/ mem IDE
- 支持遏制和滑模式
- 支持MAC早期终止
- 支持multi-stream
- 利用高性能AES-GCM进行加密、解密、身份验证
- 作为PCIe IDE TLP聚合为1、2、4、8张力腿平台
- 作为PCIe IDE自动IDE前缀插入和检测
- 作为PCIe IDE自动IDE /失败消息同步生成
- PCRC计算与验证
- 有效的关键控制/刷新
- 旁路模式
独特的特性和功能
- 内部数据路径大小自动上下尺度根据马克斯(256年,512位)。链接速度和宽度减少门数和最佳的吞吐量
- 动态地调整应用程序层频率降到8 mhz增加储蓄
- 可选的MSI / MSI-X寄存器重新映射到内存减少门数SR-IOV时实施
- 可配置的流水线让英特尔和Xilinx FPGA上全速运行,全力支持生产FPGA设计(支持)
- 超低延迟发送和接收缓冲区
- 高度优化的CPI CXL界面的使用。缓存和CXL。mem最大化吞吐量和延迟最小化
- 合并后的重放和发送缓冲区支持较低的内存占用
- 可选QuickBoot模式允许长达4 x快联系培训,系统级仿真时间减少20%
知识产权文件
- Verilog RTL源代码
- 图书馆的功能仿真
- 配置助理GUI(向导)
验证环境
文档
参考设计
- Synthesizable Verilog RTL源代码
- 仿真环境和测试脚本
- 综合项目&约束文件
先进的设计集成服务:
- 集成的商业和专有CXL PHY IP
- 定制控制器IP添加客户的特定功能
- 一代的自定义参考设计
- 一代的自定义验证环境
- 设计/架构评审和咨询
人工智能记忆系统和先进的应用程序
由于计算的迅速发展,刺激了巨大的增长在人工智能神经网络的广泛应用。了解内存体系结构和他们的相对优势,人工智能革命的核心。
资源
视频
示范CXL互连的fpga设计