家>接口IP>数字控制器>CXL &串行总线控制器>CXL 2.0控制器
Rambus计算表达链接(CXL) 2.0控制器(原名XpressLINK)利用silicon-proven作为PCIe CXL 5.0控制器架构。输入输出路径和CXL补充道。缓存和CXL。mem路径具体CXL标准。控制器使本机Tx / Rx CXL的用户界面。io交通as well as an Intel CXL-cache/mem Protocol Interface (CPI) for CXL.mem and CXL.cache traffic. There is also an CXL 2.0 Controller with AXI version (formerly XpressLINK-SOC) for ASIC and FPGA implementations with support for the AMBA AXI protocol specification for CXL.io and either CPI or AXI for CXL.mem, and CPI for CXL.cache or the AMBA CXS-B protocol specification. With the RambusCXL 2.0并行转换器PHY,它包含一个完整的CXL互连子系统。
控制器支持CXL 2.0规范和与CXL 1.1向后兼容的。它符合英特尔PHY接口的PCI Express(管)规范版本5. x。提供的图形用户界面(GUI)向导允许设计师定制IP的确切需求,通过启用,禁用,和调整大量的参数,包括CXL设备类型、管道接口配置、缓冲区大小和延迟,低功率支持,SR-IOV参数,等最佳吞吐量,延迟、大小和权力。控制器已经广泛验证使用商业和内部开发的贵宾和测试套件,并集成了Rambus CXL /作为PCIe 5.0 PHY完整CXL接口子系统。另外,它也可以搭配了一个第三方CXL phy数量。
观看视频演示我们的控制器IP CXL 2.0和CXL。mem协议用于访问Host-managed设备内存。
CXL 2.0控制器已被广泛证实使用商业和内部开发的贵宾和测试套件。
响应数据的指数增长,该行业的阈值是一个开创性的体系结构转变,将从根本上改变性能、效率和全球数据中心的成本。服务器架构,这几十年来一直保持平稳,是一个革命性的一步来解决日益增长的需求数据和贪婪的先进的工作负载的性能需求。
CXL协议层
用户界面层
完整性和数据加密(IDE)
独特的特性和功能
CXL协议层
安巴CXL.io AXI层
完整性和数据加密(IDE)
独特的特性和功能
知识产权文件
验证环境
文档
参考设计
先进的设计集成服务:
视频
示范CXL互连的fpga设计