接口IP
作为PCIe 5.0控制器
作为PCIe 5.0 Rambus控制器(以前从PLDA XpressRICH)的目的是获得最大的PCI Express(作为PCIe) 5.0性能的设计灵活性和易于集成。它完全向后兼容作为PCIe 4.0和3.1/3.0。5.0控制器作为PCIe AXI(原名XpressRICH-AXI)也可以。Rambus的控制器5.0作为PCIe PHY形成一个全面接口子系统解决方案提供高带宽和低延迟连接下一代应用在人工智能、机器学习(AI /毫升),数据中心,边缘5 g基础设施和图形。
联系
作为PCIe 5.0控制器5.0作为PCIe控制器是如何运作的吗
作为PCIe 5.0控制器是可配置的和可伸缩的IP为ASIC设计和FPGA实现。它支持作为PCIe 5.0、4.0和3.1/3.0规格,以及版本5。x PHY接口的PCI Express(管)规范。IP可以配置为支持端点,根端口,交换机端口,和双模拓扑,允许各种各样的使用模型。
Rambus的5.0作为PCIe PHY作为PCIe 5.0和5.0作为PCIe控制器组成一个完整的接口子系统。作为PCIe 5并行转换器PHY可以在一个先进的7海里FinFET流程节点。作为PCIe 5.0控制器可以合成任何过程。
数据中心的进化:加速与PCI Express 5.0计算
PCI Express®(作为PCIe)接口的关键支柱,各计算节点之间的数据在高带宽如cpu、gpu, fpga, workload-specific加速器。云计算的兴起和超大型数据中心,以及高带宽应用,比如人工智能(AI)和机器学习(ML),需要新的水平PCI Express 5.0的性能。
解决方案产品
作为PCIe 5.0控制器
串行总线层
- 作为PCIe 5.0接口子系统包括完整Rambus作为PCIe 5.0体育
- 支持PCI Express 5.0启1.0 (32 GT / s), 4.0 (16 GT / s), 3.1/3.0 (8 GT / s),管5。x(8、16、32和64位)规范
- 符合一种总线标准团体单牙根I / O虚拟化(SR-IOV)规范
- 支持端点、Root-Port双模,交换机端口配置
- 支持x16、×8 x4, x2, x1在Gen5 Gen4, Gen3 Gen2, Gen1速度
- 最多支持64个物理功能(PF)、512年虚函数(VF)
- 支持爱尔兰、ECRC ECC、MSI MSI-X,多功能,互联互通、能源部、CMA在能源部和其他可选特性和ecn
- 额外的可选特性包括OBFF TPH energy,阿里,LTR,被罩,亚态L1点,等等。
用户界面层
- 512位或256位传输/接收低延迟的用户界面
- 每个时钟周期2张力腿平台(TLP链接)
- 游览器事务/应用程序层的时钟频率
- 边带信号作为PCIe配置访问,内部状态监控、调试等等
- 可选的事务处理层绕过
完整性和数据加密(IDE)
- 实现了PCI Express IDE ECN
- 可配置IDE引擎
- 支持x1 x16车道
- 256位或512位数据总线作为PCIe IDE
- 可配置的管道阶段不同流程节点最佳成本和性能的平衡
- 支持遏制和滑模式
- 支持multi-stream
- 利用高性能AES-GCM进行加密、解密、身份验证
- 作为PCIe IDE TLP聚合为1、2、4、8张力腿平台
- 作为PCIe IDE自动IDE前缀插入和检测
- 作为PCIe IDE自动IDE /失败消息同步生成
- PCRC计算与验证
- 有效的关键控制/刷新
- 旁路模式
独特的特性和功能
- 内部数据路径大小自动上下尺度根据马克斯(256年,512位)。链接速度和宽度减少门数和最佳的吞吐量
- 动态地调整应用程序层频率降到8 mhz增加储蓄
- 可选的MSI / MSI-X寄存器重新映射到内存减少门数SR-IOV时实施
- 可配置的流水线让英特尔和Xilinx FPGA上全速运行,全力支持生产FPGA设计(支持)
- 超低传输和接收延迟(除外的PHY)
- 聪明的缓冲区管理接收方(Rx流)允许实现定制的信用管理方案的应用程序逻辑
- 合并后的重放和发送缓冲区支持较低的内存占用
- 先进的可靠性、可用性、可服务性(RAS)功能包括LTSSM计时器覆盖,ACK /否定/回放/ UpdateFC计时器覆盖,解读管接口访问错误注入Rx和Tx路径,复苏和更多详细的地位,允许安全可靠在关键任务部署IP出类拔萃
- 可选的事务层绕过允许客户特定事务层和应用程序层
- 可选QuickBoot模式允许长达4 x快联系培训,系统级仿真时间减少20%
作为PCIe 5.0控制器与阿喜
串行总线层
- 作为PCIe 5.0接口子系统包括完整Rambus作为PCIe 5.0体育
- 支持PCI Express 5.0启1.0 (32 GT / s), 4.0 (16 GT / s), 3.1/3.0 (8 GT / s)和管(8、16、32和64位)规范
- 支持一种总线标准团体单牙根I / O虚拟化(SR-IOV)规范
- 支持端点、Root-Port双模式配置
- 支持x16、×8 x4, x2, x1在Gen5 Gen4, Gen3 Gen2, Gen1速度
- 最多支持64个物理功能(PF)、512年虚函数(VF)
- 支持爱尔兰、ECRC ECC、MSI MSI-X,多功能,互联互通、能源部、CMA在能源部和其他可选特性和ecn
- 额外的可选特性包括LTR, L1点亚态等。
安巴AXI层
- 符合安巴®AXI™协议规范(AXI3 AXI4和AXI4-Lite)和安巴®4 AXI4-Stream协议规范
- 支持多个游览AXI接口,包括阿喜的主人,阿喜的奴隶,AXI流
- 每个AXI接口数据独立宽度可配置在512 - 256年,128 - 64位
- 每个AXI接口可以运行在一个单独的时钟域
- 支持破裂类型包括增加、固定包装
- 狭窄的传输支持
完整性和数据加密(IDE)
- 实现了PCI Express IDE ECN
- 可配置IDE引擎
- 支持x1 x16车道
- 256位或512位数据总线作为PCIe IDE
- 可配置的管道阶段不同流程节点最佳成本和性能的平衡
- 支持遏制和滑模式
- 支持multi-stream
- 利用高性能AES-GCM进行加密、解密、身份验证
- 作为PCIe IDE TLP聚合为1、2、4、8张力腿平台
- 作为PCIe IDE自动IDE前缀插入和检测
- 作为PCIe IDE自动IDE /失败消息同步生成
- PCRC计算与验证
- 有效的关键控制/刷新
- 旁路模式
数据引擎
- 可选内置遗留DMA引擎
- 8 DMA通道,散集,描述符预取
- 完成重新排序,中断描述符的报告
- 可选地址转换表直接作为PCIe AXI和阿喜作为PCIe沟通
独特的特性和功能
- 内部数据路径大小自动上下尺度(64、256、512比特)基于链接马克斯。速度和宽度减少门数和最佳的吞吐量
- 可配置的流水线让英特尔和Xilinx FPGA上全速运行,全力支持生产FPGA设计Gen5x4 / Gen4×8 / Gen3 x16相同的RTL代码
- 严格的实施作为PCIe AXI排序规则和阿喜作为PCIe排序规则保证阿喜死锁预防
- 精心设计AXI桥& AXI互连允许充分表现AXI接口
- 可用性的多个AXI主界面,高端SSD的关键利益最大化吞吐量
- 先进的可靠性、可用性、可服务性(RAS)功能包括LTSSM计时器覆盖,ACK /否定/回放/ UpdateFC计时器覆盖,解读管接口访问错误注入Rx和Tx路径,复苏和更多详细的地位,允许安全可靠在关键任务部署IP出类拔萃
- 可选QuickBoot模式允许长达4 x快联系培训,系统级仿真时间减少20%
知识产权文件
- Verilog RTL源代码
- 图书馆的功能仿真
- GUI配置助理
文档
PCI Express总线功能模型
- 加密模拟库
软件
- PCI Express Windows x64和Linux x64设备驱动程序
- 作为PCIe C API
参考设计
- Synthesizable Verilog RTL源代码
- 仿真环境和测试脚本
- 合成项目&直流约束文件(ASIC)
- 合成项目&约束文件支持FPGA硬件平台(FPGA) \
先进的设计集成服务:
- 集成的商业和作为PCIe PHY专有的IP
- 开发和验证的自定义作为PCIe电脑层
- 定制控制器IP添加客户的特定功能
- 一代的自定义参考设计
- 一代的自定义验证环境
- 设计/架构评审和咨询
协议的兼容性
| 协议 | 信号率(GT / s) | 应用程序 |
|---|---|---|
| 作为PCIe 3.1/3.0 | 8 | 服务器、存储、网络设备 |
| 作为PCIe 4.0 | 16 | 服务器、存储、网络设备 |
| 作为PCIe 5.0 | 32 | 5 g AI,服务器、存储、网络、基础设施 |
并行转换器信号完整性挑战28 gbps
保持信号完整性已经成为越来越困难随着数据速率的过去28 gbps 56 gbps。28 gbps, NRZ是首选和标准化编码方案由1和0。NRZ也称为PAM2(脉冲幅度调制,2级),由于其含有两个振幅水平1比特的信息在每一个符号。串行数据速率达到56 Gb / s /频道,信号带宽的增加引起的缺陷促使高速串行数据行业采用PAM4,或4层脉冲幅度调制。
