接口IP
作为PCIe 6.0控制器
PCI Express®(作为PCIe®) 6.0控制器是可配置的和可伸缩的控制器IP设计ASIC实现。控制器作为PCIe 6.0规范的支持,其中包括64 GT / s数据速率,PAM4信号,轻快的模式,L0p功率状态。作为PCIe 6.0架构将是至关重要的,SoC设计人员创建下一代芯片需要移动大量的数据在系统中,包括像HPC应用、云计算、人工智能、机器学习(AI /毫升),企业存储、网络、和汽车。
作为PCIe 6.0控制器可以结合Rambus作为PCIe 6.0体育作为PCIe 6.0接口子系统完成。
联系
作为PCIe Controller 6.06.0作为PCIe控制器是如何运作的吗
作为PCIe 6.0控制器是作为PCIe向后兼容5.0,4.0和3.1/3.0的规范。它支持版本6。x PHY接口的PCI Express(管)规范。控制器提供一种高效传输(Tx)和接收(Rx)接口和可配置的总线宽度。设计满足众多客户和行业的用例,可以配置IP支持端点,根端口,交换机端口,和双模拓扑,允许各种各样的使用模型。所提供的图形用户界面(GUI)向导允许设计师定制IP的确切需求,通过启用、禁用和调整大量的参数。
作为PCIe 6.0控制器是建立在一个灵活的体系结构,支持各种用例可以定制独特的客户需求。
Rambus作为PCIe 6.0控制器和Rambus作为PCIe 6.0体育作为PCIe 6.0一起组成一个完整的接口子系统。
数据中心的进化:飞跃64 GT / s信号与PCI Express 6.0
作为PCIe界面的关键支柱之间移动数据高带宽和低延迟等计算节点cpu、gpu, fpga, workload-specific加速器。带宽需求的快速上升的先进工作负载如AI /毫升训练,作为PCIe 6.0信号跳到64 GT / s,但在标准的一些最大的变化。
解决方案产品
特性
可交付成果
服务
特性
串行总线层
- 设计最新的PCI Express 6.0 (64 GT / s), 5.0 (32 GT / s), 4.0 (16 GT / s), 3.1/3.0 (8 GT / s),管6。x(8、16、32、64和128位)规范
- 支持并行转换器架构管10 b / 20 40 b / b / 80 b宽度
- 支持原始管8 b / 16 b / 32 b / 64 b / 128 b宽度
- 符合一种总线标准团体单牙根I / O虚拟化(SR-IOV)规范
- 支持多个虚拟通道(VCs)的轻快和non-FLIT模式
- 支持端点、Root-Port双模,交换机端口配置
- 支持作为PCIe 6.0 - 1.0作为PCIe速度
- 支持前向纠错(FEC)——轻量级算法低延迟
- 支持L0p低功率模式
- 4比特平价保护数据路径
- 支持时钟控制和功率控制
- RAS特性包括LTSSM计时器覆盖、ACK /否定/回放/ UpdateFC计时器覆盖,解读管接口访问错误注入Rx和Tx路径,复苏和更多详细的地位,允许部署IP安全可靠关键任务出类拔萃
用户界面层
- 本机256/512/1024-bit Tx / Rx接口
- 游览器事务/应用程序层的时钟频率
- 边带信号作为PCIe配置访问,内部状态监控、调试等等
- 可选的事务处理层绕过
完整性和数据加密(IDE) -可选的
- 实现了PCI Express IDE ECN
- 可配置IDE引擎
- 可配置的数据总线作为PCIe IDE
- 可配置的管道阶段不同流程节点最佳成本和性能的平衡
- 支持遏制和滑模式
- 支持multi-stream
- 利用高性能AES-GCM进行加密、解密、身份验证
- 作为PCIe IDE TLP聚合为1、2、4、8张力腿平台
- 作为PCIe IDE自动IDE前缀插入和检测
- 作为PCIe IDE自动IDE /失败消息同步生成
- PCRC计算与验证
- 有效的关键控制/刷新
- 旁路模式
独特的特性和功能
- 内部数据路径基于max自动上下尺度大小。链接速度和宽度减少门数和最佳的吞吐量
- 动态地调整应用程序层频率降到8 Mhz增加储蓄
- 可选的MSI / MSI-X寄存器重新映射到内存减少门数SR-IOV时实施
- 可配置的流水线让英特尔和Xilinx FPGA上全速运行,全力支持生产FPGA设计(支持)
- 超低传输和接收延迟(除外的PHY)
- 聪明的缓冲区管理接收方(Rx流)允许实现定制的信用管理方案的应用程序逻辑
- 合并后的重放和发送缓冲区支持较低的内存占用
- 先进的可靠性、可用性、可服务性(RAS)功能包括LTSSM计时器覆盖,ACK /否定/回放/ UpdateFC计时器覆盖,解读管接口访问错误注入Rx和Tx路径,复苏和更多详细的地位,允许安全可靠在关键任务部署IP出类拔萃
- 可选的事务层绕过允许客户特定事务层和应用程序层
- 可选QuickBoot模式允许长达4 x快联系培训,系统级仿真时间减少20%
可交付成果
知识产权文件
- Verilog RTL源代码
- 图书馆的功能仿真
- 配置助理GUI(向导)
文档
- IP参考手册
- 入门指南
PCI Express总线功能模型
- 加密模拟库
参考设计
- Synthesizable Verilog RTL源代码
- 仿真环境和测试脚本
- 合成项目&直流约束文件(ASIC)
- 合成项目&约束文件支持FPGA硬件平台(FPGA)
服务
先进的设计集成服务:
- 集成的商业和作为PCIe PHY专有的IP
- 开发和验证的自定义作为PCIe电脑层
- 定制控制器IP添加客户的特定功能
- 一代的自定义参考设计
- 一代的自定义验证环境
- 设计/架构评审和咨询
数据中心的进化:加速与PCI Express 5.0计算
PCI Express®(作为PCIe)接口的关键支柱,各计算节点之间的数据在高带宽如cpu、gpu, fpga, workload-specific加速器。云计算的兴起和超大型数据中心,以及高带宽应用,比如人工智能(AI)和机器学习(ML),需要新的水平PCI Express 5.0的性能。
