DDR内存控制器层和物理层的IP
Rambus DDR4 DDR3控制器、PHY和内存接口子系统提供高带宽和功率效率,同时提供完整的兼容性与DDR4 DDR3行业标准。
产品简短DDR PHY IP
| 功能 | DDR4 PHY | DDR4综合体育 | DDR3 PHY |
|---|---|---|---|
| 数据速率(吨/ s) | 3200 | 2400 | 2133 |
| 控制器接口 | 发展类金融机构4.0和3.1 | 3.1发展类金融机构 | 3.1发展类金融机构 |
| 自动初始化(PHY独立模式) | 是的 | 是的 | 是的 |
| 通道宽度 | x16, x72 | x4, x32 | x16, x72 |
| 选择低功耗操作状态 | 是的 | 是的 | 是的 |
| 可编程输出阻抗和on-die终止 | 是的 | 是的 | 是的 |
| ZQ校准输出阻抗和on-die终止 | 是的 | 是的 | 是的 |
| 包选项 | Package-on-package C4倒装芯片 | Package-on-package C4倒装芯片 | C4倒装芯片 |
| 金属栈 | 8、13层 | 8层 | 8层 |
| 注册界面状态的观察 | 是的 | 是的 | 是的 |
| 测试流量生成和错误检查现场测试 | - - - - - - | 是的 | 是的 |
| LabStation™软件环境对系统级启动、表征和验证 | 是的 | 是的 | 是的 |
| 片上电源噪声监测可选插件的核心 | 是的 | 是的 | 是的 |
完成DDR4内存子系统的解决方案
Rambus DDR4内存子系统提供业界领先的数据率高达3200 Mbps和兼容DDR4 DDR3标准。PHY由命令/地址(C / a)宏单元和数据(DQ)宏观细胞配置为创建一个72位宽的通道。
Rambus DDR4控制器通过有预见性的命令处理内存总线效率最大化,银行管理,auto-precharge和添加剂延迟的支持。核心发展类金融机构兼容,支持一系列的用户接口逻辑。
Rambus DDR4控制器层和物理层一起使用,组成一个完整的DDR4内存接口子系统。另外,这些核心可以单独许可搭配3理查德·道金斯方DDR4控制器或PHY解决方案。
可交付成果
服务
可交付成果
控制器
体育
完整描述困难宏(GDSII)
- 控制器(源代码)
- Testbench(源代码)
- 完整的文档
体育
完整描述困难宏(GDSII)
- 完整的设计视图:
- 门电路级和IO模型
- 验证测试的长椅
- 布局抽象(.lef)
- 时间模型(lib)
- 完整的文档:
- 数据表
- 包和插入器的设计准则
- ASIC DFT /生产的指导方针
- 测试和表征用户指南
- Verilog模型
- CDL网表(.cdl)
- GDSII布局
- 刚果民主共和国和lv报告
服务
控制器
体育
全面的芯片和系统设计评审
工程设计服务:
- 专家技术支持
- 维护更新
- 定制
- SoC集成
体育
全面的芯片和系统设计评审
- 开始/项目评审
- 平面图审查
- 测试/描述计划审核
- 方案设计评审
- 板设计审查
- 最后的芯片集成审查
- 跟进和测试评估
工程设计服务:
- 包装设计
- 系统板布局
- Statistically-based信号和电源完整性分析
