接口IP
DDR3 PHY
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产品简短DDR3接口子系统是如何运作的吗
Rambus DDR3内存PHY完全兼容DDR3在1.5 v和DDR3L 1.35 v和可扩展到2133 mbps。的体育经历了广泛的替代SOC设计阶段建模和仿真,包和PCB环境轻松实现,使first-time-right设计。
DDR3控制器通过有预见性的命令处理内存总线效率最大化,银行管理,auto-precharge和添加剂延迟的支持。核心发展类金融机构兼容,支持一系列的用户接口逻辑。
Rambus DDR3 PHY和DDR3控制器一起使用组成一个完整的DDR3内存接口子系统。另外,这些核心可以单独许可搭配3理查德·道金斯方DDR3控制器或PHY解决方案。
解决方案产品
特性
可交付成果
服务
特性
- PLL-based时钟与平行时钟内部时钟对齐内存控制器接口
- 自动初始化
- 支持多种通道配置通过x72 x16每通道
- 支持多种DRAM宽度(×8 x4, x16, x32)
- 支持单通道,1到4
- Excepteur它们occaecat cupidatat非proident,
- 选择低功耗操作状态
- 发展类金融机构3.1兼容,便于集成内存控制器
- 可编程输出阻抗和on-die终止
- ZQ校准输出阻抗和on-die校准
- 利用标准8-layer 6020金属层堆栈。
- 支持C4倒装芯片封装选择
- 注册界面状态的观察
- 测试流量生成和错误检查现场测试
- LabStation™系统级软件环境启动、表征和验证
可交付成果
- 完整描述困难宏(GDSII):
- 完整的设计视图:
- 门电路级和IO模型
- 验证测试的长椅
- 布局抽象(.lef)
- 时间模型(lib)
- 内存控制器参考设计
- 完整的文档
- 集成的指导方针
- 包和PCB设计指导方针
- ASIC DFT /生产的指导方针
- 测试和表征用户指南
- Verilog模型
- CDL网表* (.cdl)
- 生成模型
- GDSII布局
- 刚果民主共和国和lv报告
服务
全面的芯片和系统设计评审
- 开始/项目评审
- 平面图审查
- 测试/描述计划审核
- 方案设计评审
- 板设计审查
- 最后的芯片集成审查
- 跟进和测试评估
工程设计服务:
- 包装设计
- 系统板布局
- Statistically-based信号和电源完整性分析
人工智能记忆系统和先进的应用程序
由于计算的迅速发展,刺激了巨大的增长在人工智能神经网络的广泛应用。了解内存体系结构和他们的相对优势,人工智能革命的核心。协议的兼容性
| 协议 | 数据速率(Gbps) | 应用程序 |
|---|---|---|
| DDR3 (1.5 v) | 1600 - 2133 | 物联网,边缘 |
| DDR3L (1.35 v) | 1600 - 1866 | 物联网,边缘 |
发明
FlexPhase™时机调整电路
FlexPhase每一点时间调整电路抗扭斜数据和时钟信号,提高信号的完整性和简化包和PCB系统设计。
