接口IP
DDR4 PHY
为了满足网络和数据中心的应用程序的内存密集型工作负载需求,DDR4内存PHY提供最高性能和功率效率,同时保持完整的兼容性与DDR4 DDR3行业标准。与Rambus DDR4控制器它包括一个完整的DDR4内存接口子系统。
联系
产品简短DDR4接口子系统是如何运作的吗
Rambus DDR4内存PHY提供行业领先的3200 Mbps的数据传输速率和兼容DDR4 DDR3标准。PHY由命令/地址(C / a)宏单元和数据(DQ)宏观细胞配置为创建一个72位宽的通道。
Rambus DDR4控制器通过有预见性的命令处理内存总线效率最大化,银行管理,auto-precharge和添加剂延迟的支持。核心发展类金融机构兼容,支持一系列的用户接口逻辑。
Rambus DDR4 PHY和DDR4控制器一起使用组成一个完整的DDR4内存接口子系统。另外,这些核心可以单独许可搭配3理查德·道金斯方DDR4控制器或PHY解决方案。
解决方案产品
特性
可交付成果
服务
特性
- 自动初始化(PHY独立模式)
- 支持多种通道配置通过x72 x16每通道
- 支持单通道,1到4
- 选择低功耗操作状态
- DFI 4.0和3.1兼容,便于集成内存控制器
- 可编程输出阻抗和on-die终止
- 配置在南北、东西和角落
- ZQ校准输出阻抗和on-die校准
- 利用标准8-layer 602011 - 13或金属层堆栈。
- 支持package-on-package和C4倒装芯片封装选择
- 注册界面状态的观察
- 测试流量生成和错误检查现场测试
- LabStation™系统级软件环境启动、表征和验证
可交付成果
- 完整描述困难宏(GDSII):
- 南北SOC的位置
- 完整的设计视图:
- 门电路级和IO模型
- 验证测试的长椅
- 布局抽象(.lef)
- 时间模型(lib)
- 内存控制器参考设计
- 完整的文档
- 集成的指导方针
- 包和PCB设计指导方针
- ASIC DFT /生产的指导方针
- 测试和表征用户指南
- Verilog模型
- CDL网表* (.cdl)
- 生成模型
- GDSII布局
- 刚果民主共和国和lv报告
服务
全面的芯片和系统设计评审
- 开始/项目评审
- 平面图审查
- 测试/描述计划审核
- 方案设计评审
- 板设计审查
- 最后的芯片集成审查
- 跟进和测试评估
工程设计服务:
- 包装设计
- 系统板布局
- Statistically-based信号和电源完整性分析
人工智能记忆系统和先进的应用程序
由于计算的迅速发展,刺激了巨大的增长在人工智能神经网络的广泛应用。了解内存体系结构和他们的相对优势,人工智能革命的核心。协议的兼容性
| 协议 | 数据速率(Gbps) | 应用程序 |
|---|---|---|
| DDR4 | 1600 - 3200 | 数据中心和网络 |
| DDR3 (1.5 v) | 1066 - 2133 | 数据中心和网络 |
| DDR3L (1.35 v) | 1066 - 2133 | 数据中心和网络 |
| DDR3U (1.25 v) | 1066 - 2133 | 数据中心和网络 |
发明
FlexPhase™时机调整电路
FlexPhase每一点时间调整电路抗扭斜数据和时钟信号,提高信号的完整性和简化包和PCB系统设计。
