LPDDR内存控制器IP
Rambus LPDDR5/5X和LPDDR4/4X数字控制器提供高内存带宽和吞吐量低功率应用包括移动、汽车、物联网(物联网),和边缘网络设备。
产品简短LPDDR控制器IP
| 功能 | LPDDR5 / LPDDR5X | LPDDR4 / LPDDR4X |
|---|---|---|
| 数据速率(Gbps) | 6.4/8.5 | 3.2/4.266 |
| 内存时钟操作(MHz) | 800/1066 | 800/1066 |
| 设备密度(每通道排名) | 包括32 gb | 包括16 gb |
| DQ支持 | 16或32位 | 32位 |
| ECC的支持 | 内联ECC (ECC)的联系 | 内联ECC |
| ECC洗涤器 | 支持 | 支持 |
| 银行管理 | 监控每个银行的地位- 16家银行排名监控,帮助降低访问延迟 | 监控每个银行的地位- 8每等级监控,帮助银行降低访问延迟 |
| 银行刷新 | 是的 | 是的 |
| 优化性能和吞吐量 | 基于队列的用户界面和内置的重新排序调度程序 | 队列与插件重新排序调度程序的用户界面 |
| 奇偶校验保护存储寄存器 | 是的 | 是的 |
| 有预见性的激活,预先充电和Auto-Precharge逻辑 | 是的 | 是的 |
| PHY接口 | 5.1发展类金融机构 | 5.0发展类金融机构 |
| 多个队伍 | 是的(4) | 是的(4) |
| WCK: CK比 | 4:1 | |
| CK: DFI_CLK比 | 1:1 | 2:1 |
| 模式支持 | 乘16和出数 | 乘16 |
| 数据总线反演(读和/或写) | 是的 | 是的 |
| 模式寄存器写(股价)和模式寄存器读(MRR) | 是的 | 是的 |
| Self-refresh和省电模式 | 是的 | 是的 |
| ZQ校准 | 命令(手动和自动)和背景 | 命令(手动或自动) |
| 附加的核心 | AXI核心总线接口 多口前端 内联ECC 先进RMW 记忆测试/先进的记忆测试 Memory Analyzer |
AXI核心总线接口 多口前端 重新排序 内联ECC RMW 记忆测试 Memory Analyzer |
LPDDR5内存控制器操作
LPDDR5控制器核心接受命令使用一个简单的本地接口和翻译LPDDR5设备所需的命令序列。核心也执行所有初始化,刷新和省电功能。
核心使用银行管理逻辑监控每个LPDDR银行的状态。银行只在必要时打开或关闭,减少访问延迟。
核心命令队列中的多个命令队列。这使得最优带宽利用率为短期转移到高度随机地址位置以及时间转移到连续的地址空间。命令队列也用来说明执行先行的激活,预先充电和auto-precharges进一步提高整体吞吐量。
附加核心比如AXI核心总线接口,多端口前端和内联ECC核心选择与核心。交付的核心是目标LPDDR5 PHY完全集成和验证。
LPDDR5提供越来越多的高带宽的应用程序
最初设计用于手机和笔记本电脑,LPDDR的带宽和低功耗特性使它成为一个越来越有吸引力的选择的记忆在物联网应用,汽车,边缘计算和数据中心。第五代LPDDR5提高数据速率6.4 Gbps,带宽25.6 GB / s x32 DRAM设备。在这个会话,Rambus及其合作伙伴OpenFive和艾弗里设计系统将讨论他们的高性能、高质量、可配置LPDDR5解决方案。
可交付成果
服务
可交付成果
- 控制器(源代码)
- Testbench(源代码)
- 完整的文档
服务
- 专家技术支持
- 维护更新
- 定制
- SoC集成
