接口IP
作为PCIe 5.0并行转换器PHY
Rambus PCI Express(作为PCIe) 5.0和2.0计算表达链接(CXL)体育是一个低功耗,area-optimized、硅IP核设计一种面向系统的方法最大限度的灵活性和易于集成。它提供了多达32 GT高性能/ s信号率应用人工智能(AI),数据中心,边缘5 g基础设施和图形。与Rambus作为PCIe 5.0控制器核心作为PCIe 5.0并行转换器,它包含一个完整的子系统。另外,它是集成了Rambus CXL 2.0控制器核心为一个完整的CXL互连子系统。
联系
产品简短作为PCIe 5.0接口是如何运作的吗
Rambus的PCI Express 5.0体育与PLDA作为PCIe 5.0数字控制器组成高性能串行连接子系统。优化对权力的挑战,high-loss频道,我们作为PCIe 5.0接口的解决方案是适合对性能敏感的人工智能,数据中心,边缘5 g基础设施和图形应用程序。PMA的PHY由艰难的宏观支持作为PCIe 5.0, 4.0, 3.0和2.0协议和一个物理编码子层(pc)软宏作为PCIe管5.1兼容。作为PCIe 5.0数字控制器,集成了Rambus PHY或者可以搭配第三方管5.1兼容的控制器。
设计一套最小的侧向控制,x2的PHY是可配置的,x4,出数与分岔和乘16车道配置支持。这给PHY改善灵活性和支持范围广泛的应用程序。转接插座发射机和自适应接收机均衡支持超过36分贝的通道插入损耗。
作为PCIe 5并行转换器PHY可以在一个先进的7海里FinFET流程节点。
数据中心的进化:加速与PCI Express 5.0计算
PCI Express®(作为PCIe)接口的关键支柱,各计算节点之间的数据在高带宽如cpu、gpu, fpga, workload-specific加速器。云计算的兴起和超大型数据中心,以及高带宽应用,比如人工智能(AI)和机器学习(ML),需要新的水平PCI Express 5.0的性能。
解决方案产品
特性
可交付成果
服务
特性
- 完整作为PCIe 5.0接口子系统解决方案PLDA作为PCIe 5.0数字控制器的核心
- 完整CXL 2.0接口子系统解决方案PLDA CXL 2.0数字控制器的核心
- PHY支持CXL接口规范
- 双车道配置(x1, x2, x4的混合体,x16分叉的支持
- 灵活的ASIC孵蛋的
- 转接插座Tx有限脉冲响应(杉木)与多层次不强调均衡器
- 连续时间线性均衡器(CTLE)和转接插座判决反馈均衡器(DFE)能够补偿超过36分贝的通道在PVT插入损耗
- 支持扩频发射机和接收机时钟(SSC),以满足FCC规定电磁干扰(EMI)
- 可扩展的接口使通讯注册多个pma和PCS-BIST软宏
- 内建自测试(BIST)生成和AC / DC边界扫描的支持
- 内置每通道PRBS-7 9 11日,15日,23日,31日和用户定义为独立的环回测试模式生成和检查
- 现场实时监控和接收数据眼schmoo启用作为PCIe RX增殖特性
- 操作在一个宽温度范围(-40 C + 125)
- 自动校准的关键电路性能和收益最大化
可交付成果
- PMA硬宏
- Verilog模型
- LEF抽象(.lef)
- 时间模型(lib)
- CDL网表(.cdl)
- 生成模型
- IBIS-AMI模型
- GDSII布局
- 刚果民主共和国和lv报告
- PCS-BIST软宏
- RTL模型
- 数据表
- SoC集成指南
服务
全面的芯片和系统设计评审
- 开始/项目评审
- 平面图审查
- 测试/描述计划审核
- 方案设计评审
- 板设计审查
- 最后的芯片集成审查
- 跟进和测试评估
工程设计服务:
- 包装设计
- 系统板布局
- Statistically-based信号和电源完整性分析
协议的兼容性
| 协议 | 信号率(GT / s) | 应用程序 |
|---|---|---|
| 作为PCIe 2.0 | 5 | 高带宽外设和图形 |
| 作为PCIe 3.0 | 8 | 服务器、存储、网络设备 |
| 作为PCIe 4.0 | 16 | 服务器、存储、网络设备 |
| 作为PCIe 5.0 | 32 | 5 g AI,服务器、存储、网络、基础设施 |
并行转换器信号完整性挑战28 gbps
保持信号完整性已经成为越来越困难随着数据速率的过去28 gbps 56 gbps。28 gbps, NRZ是首选和标准化编码方案由1和0。NRZ也称为PAM2(脉冲幅度调制,2级),由于其含有两个振幅水平1比特的信息在每一个符号。串行数据速率达到56 Gb / s /频道,信号带宽的增加引起的缺陷促使高速串行数据行业采用PAM4,或4层脉冲幅度调制。
