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产品简短DPA的核心是如何运作的吗
DPA的硬件核心芯片制造商提供一个容易积分技术无关的soft-macro安全解决方案与内置的边信道阻力加密功能跨广泛的设备。
这些高性能核心提供更高级别的保护比标准的安全核心,同时提高上市时间,所有核心DPA对策进行验证。是高度灵活的集成标准密码模式,如密码块链接(CBC)计数器(CTR)和认证加密模式/伽罗瓦计数器(GCM)模式。快速AES核心执行AES加密分区保护只使用2时钟周期/ AES,优于任何现有的解决方案。
此外,德通社对策硬件核心提供加密和解密功能与关键尺寸选择的128米和256位AES和RSA 4096位,8192年支持使用一个更大的内存。
我们的安全核心实现DPA对策如LUT-Masked Dual-rail Pre-charge逻辑(LMDPL)门级屏蔽和其他计划,提供最高水平的安全,同时满足硅面积、性能和功率预算目标。这些对策是移植到任何FPGA和ASIC技术。
DPA-resistant家族的核心是广泛验证使用测试向量泄漏评估(TVLA)方法和揭示在1亿年后无渗漏痕迹。核心是防止一元一线和二阶边信道攻击超过10亿的操作。
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边信道攻击概论
边信道攻击进行对电子装置相对简单和便宜的来执行。这些攻击包括简单的功率分析(SPA)和微分功率分析(DPA)。所有物理电子系统经常泄漏信息,有效边信道对策应该实现在设计阶段,以确保保护敏感的密钥和数据。
解决方案产品
- 加快上市时间使用获准DPA对策
- 高度安全的加密引擎原语
- 广泛验证使用测试向量泄漏评估(TVLA)方法(揭示无渗漏超出1亿痕迹)
- 核心保护一元一线和二阶边信道攻击超过10亿的操作
- DPARC核心可供AES (128/256), 3 des, SHA-2(224/256或224/256/384/512)HMAC-SHA-2(224/256或224/256/384/512),RSA, ECDSA, ECDH
- 实现硅证明和验证DPA对策如LMDPL (LUT-Masked Dual-rail Pre-charge逻辑)门电路级屏蔽
- 简单的控制/状态界面
- 不需要路由的约束
- 提供最高水平的安全与边信道优先
- 也可以不受保护的标准版本
可配置耐德通社核心
- Verilog RTL参考设计
合成输入
- 署约束文件适合FPGA和ASIC的合成
完整的文档
- 使用指南
功能性Testbench
- NIST-compliant测试向量
开发和测试环境(可选)
- DPA工作站平台
- 实现参考FPGA板上
- 集成测试框架
| 核心 | 认证号码 |
|---|---|
| AES-AE-16-DPA | C734 |
| AES-AE-4-DPA | C733 |
| AES-ECB-16-DPA | C725 |
| AES-ECB-32-DPA | C726 |
| AES-ECB-4-DPA | C724 |
| AES-FBC-16-DPA | C730 |
| AES-FBC-4-DPA | C729 |
| HMAC_SHA2_224_256_384_512_DPA | C737 |
| HMAC_SHA2_224_256_DPA | C738 |
保护电子系统从边信道攻击
边信道攻击包括范围广泛的技术包括微分动力分析、简单的动力分析,简单的电磁分析,微分电磁分析,相关分析和相关电磁分析。边信道的有效层的对策应该是通过硬件实现(DPA抗核),软件(DPA抗库)或两者兼而有之。实现了分层的对策后,系统应该仔细评估确认停止敏感的边信道泄漏。
发明
DPA的对策
DPA防止微分对策基础技术能力分析(DPA)和相关的边信道攻击。组成的广泛的软件、硬件和协议技术,DPA对策包括减少泄漏,引入噪声振幅和时间,平衡硬件和软件,将随机性,实现协议水平的对策。
